รายงานการออกแบบ Analog APLL ซึ่งสามารถทำงานได้ถี่ความถี่สูงสุดที่2.4 GHz โดยใช้ .35 micron CMOS process ส่วน VCO ของวงจรใช้หลักการเทียบความต่าง (differential ring) ทำให้ทำงานที่ความถี่สูงได้ อีกทั้ง ยังมีวงจรดิจิตอลทำการปรับแต่ง VCO แบบอัตโนมัติทำให้ การทำงานมีเสถียรภาพมากขึ้น และทำให้การขยายและสัญญาณรบกวนน้อยลง

The implementation of a high-speed Analog Phase Locked Loop for a low phase noise 2.5 GHz frequency-synthesis applications in a 0.35μm standard CMOS process is presented. The VCO uses an active inductively loaded fully-differential ring oscillator to achieve high frequency of operation while retaining a low power. The VCO incorporates an auto-calibration circuit to improve the design robustness over supply and process variations, and allows optimized VCO’s gain, Kvco, further improving the overall phase noise. A comparison of APLL’s operation between the VCO with and without the inductively loaded technique is described. The complete APLL occupies an active area of 1.4 mm2, operates from 1.8 to 3.5 GHz and consumes 60mA from a 3.3V supply.