วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2545

วิทยานิพนธ์นี้นำเสนอการออกแบบตัวแปลงแอนะลอกเป็นดิจิทัลแบบไปป์ไลน์ขนาด 10 บิตที่มีอัตราของการแปลงค่า 40 MS/s ทำงานที่แรงดันแหล่งจ่าย 2.5 โวลต์ โดยใช้เทคนิคการชักตัวอย่าง สองเท่า สถาปัตยกรรมของตัวแปลงแอนะลอกเป็นดิจิทัลเป็นแบบไปป์ไลน์ที่มีการแยกชัด 1.5 บิตต่อขั้นตอนร่วมกับเทคนิคการแก้ไขความผิดพลาดแบบดิจิทัล ออปแอมป์ที่ใช้เป็นแบบสองขั้นตอน โดย ขั้นตอนที่หนึ่งเป็นวงจรแคสโคดแบบพับร่วมกับการใช้โหลดไวงานที่ทำให้แรงดันโหมดร่วมเสถียร และเทคนิคการวางขั้ววงรอบปิด ตัวแปลงแอนะลอกเป็นดิจิทัลย่อยประกอบขึ้นจากตัวเปรียบเทียบแบบพลวัต และเกตดิจิทัล สวิตช์ชนิดมอสถูกขับด้วยวงจรบูตสแตรปเพื่อลดความต้านทานของสวิตช์ และทำให้แรงดันตกคร่อมขั้วของทรานซิสเตอร์มีขนาดคงที่และไม่ใหญ่จนเกินไป การออกแบบใช้เทคโนโลยีซีมอส 0.5 ไมครอน การจำลองการทำงานของวงจรรวมทดสอบที่เงื่อนไขการผลิตแบบปรกติ แบบช้า และแบบเร็ว โดยรวมผลกระทบของการไม่เข้าคู่ขนาด 3sigma ของตัวเก็บประจุ และออฟเซตของตัวเปรียบเทียบ ขนาดความจุของตัวเก็บประจุเปลี่ยนจากค่าที่ออกแบบไป +-10% และความผันผวนของอุณหภูมิตั้งแต่ 0-70 องศาเซลเซียส ผลการจำลองการทำงานพบว่าความไม่เป็นเชิงเส้นแบบผลต่างน้อยกว่า 0.5 LSB อัตราส่วนสัญญาณต่อสัญญาณรบกวนและความเพี้ยนเมื่อสัญญาณขาเข้าเป็นสัญญาณรูปไซน์ความถี่ 100 kHz และ 15.1 MHz เป็น 59.3 dB และ 55.1 dB ตามลำดับ การกินกำลังงานรวมคิดเป็น 34.8 mW