วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2545

วิทยานิพนธ์นี้นำเสนอการออกแบบตัวแปลงแอนะล็อกเป็นดิจิทัลชนิดเดลต้าซิกม่า ที่มีความละเอียด 16 บิต และอัตราการแปลงข้อมูล 1 MS/s ทำงานที่แรงดันแหล่งจ่าย 3.3 โวลต์ ด้วยเทคโนโลยีซีมอสขนาด 0.5 ไมโครเมตร โครงสร้างของมอดูเลเตอร์เป็นแบบต่อเรียง 2-1-1 ที่มีตัวควอนไทซ์ 1 บิตในมอดูเลเตอร์สองชั้นแรก และตัวควอนไทซ์ 3 บิตในชั้นสุดท้าย โดยใช้อัตราการสุ่มเกินที่ 32 เท่า ข้อกำหนดขององค์ประกอบแต่ละส่วนในมอดูเลเตอร์หาโดยการจำลองเชิงพฤติกรรม การออปติไมซ์การกินกำลังงานรวมทำโดยการจัดสรรปริมาณสัญญาณรบกวนเชิงความร้อนให้แก่ตัวอินทิเกรตในแต่ละขั้นตอนอย่างเหมาะสม มอดูเลเตอร์ประกอบด้วยวงจรสำคัญ คือ ออปแอมป์ ตัวเปรียบเทียบพลวัต ตัวเปรียบเทียบสถิติ วงจรสร้างแรงดันอ้างอิง วงจรไบแอส วงจรสร้างสัญญาณนาฬิกาไร้การเหลื่อม และวงจรปั๊มประจุ ออปแอมป์ในตัวอินทิเกรตเป็นแบบสองขั้นตอนโดยมีการชดเชยแบบคาสโคดปรับปรุงซึ่งสามารถเพิ่มแบนด์วิดท์ในขณะที่การกินกำลังงานยังเท่าเดิม ตัวควอนไทซ์ 1 บิตสร้างโดยตัวเปรียบเทียบพลวัต และตัวควอนไทซ์ 3 บิตสร้างโดยตัวเปรียบเทียบสถิต พื้นที่วงจรรวมมีขนาด 12.1 ตารางมิลลิเมตร วงจรรวมของมอดูเลเตอร์ต้นแบบที่ได้จากการเจือสารสามารถทำงานได้ที่สัญญาณนาฬิกา 32 MHz โดยมีอัตราส่วนสัญญาณต่อสัญญาณรบกวนสูงสุด 75 dB สำหรับสัญญาณขาเข้าแบบไซน์ความถี่ 100 kHz และเมื่อลดสัญญาณนาฬิกาเป็น 1 MHz อัตราส่วนสัญญาณต่อสัญญาณรบกวนเพิ่มขึ้นเป็น 85 dB ในขณะที่พิสัยพลวัตมีค่า 93 dB หรือคิดเป็น 15 บิต สำหรับสัญญาณขาเข้าแบบไซน์ความถี่ 5.5 kHz การกินกำลังงานรวมมีค่า 188 mW