รายงานกล่าวถึงการออกแบบ decimation filter เพื่อ่ใช้ใน วงจร analog-to-digital converter (A/D) แบบ sigma-delta โดยมีเป้าหมายเพื่อทดสอบ concept และปรับปรุงแก้ไขเพิ่มเติมให้สามารถใช้งานในวงจร A/D ใน IC sensor ได้อย่างมีประสิทธิภาพ โดย decimation filter ทำหน้าที่ down sampling ที่อัตรา 128:1 ภายในย่านความถี่ cutoff 4 KHz การออกแบบใช้สถาปัตยกรรม ที่ประกอบด้วย Hogenauer filter based on 3-stage CIC ต่อเชื่อมกับ 2-stage half-band filters โดยวงจรที่ได้ เป็น fully synthesizable RTL core ที่ได้มีการออกแบบลงบน layout ขนาด 0.8 um ซึ่งเป็น ขนาดเดียวกับเทคโนโลยีเป้าหมายขั้นต้นของ TMEC This report discusses the design and implementation of a decimation filter for use in a sigma-delta analog-to-digital-converter (SD-A/D). The decimation filter down-samples the data at the rate of 128:1, with a cut-off frequency at 4 KHz. The architecture designed is based on a Hogenauer filter followed by 2-stage half band filters. The core is fully synthesizable, with a complete layout generated using 0.8 um CMOS ethnology, which is similar to the initial CMOS processing technology target of TMEC.