วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2541

งานวิจัยนี้เป็นการออกแบบวงจรรวมขนาดใหญ่มากของหน่วยโหลด/สโตร์ในหน่วยประมวลผลแบบริสก์ หน่วยดังกล่าวถูกใช้ในการประมวลผลคำสั่งที่ติดต่อกับหน่วยความจำ วงจรรวมนี้ได้ถูกออกแบบโดยใช้ภาษา Verilog ซึ่งเป็นภาษาที่ใช้ในการอธิบายการทำงานของระบบดิจิทัล ด้วยภาษาดังกล่าวผู้วิจัยสามารถจำลองการทำงานและตรวจสอบความถูกต้องของวงจรที่ได้จำลองไว้ จุดมุ่งหมายของงานวิจัยนี้ เพื่อหาค่าพารามิเตอร์ที่เหมาะสมที่จะช่วยเพิ่มสมรรถนะของหน่วยโหลด/สโตร์ โดยได้ทำการวัดค่าสมรรถนะการทำงานของวงจรเมื่อมีการปรับพารามิเตอร์ ผลที่ได้พบว่า แคชขนาดใหญ่ขึ้นทำให้ค่า Load Miss Ratio ต่ำลง, การจัดกลุ่มของแคชแบบ 2-Way Set Associative ทำให้สมรรถนะดีกว่าแบบ Direct-Map ที่ขนาดแคชเท่ากัน, สำหรับโหมดการเขียนแบบ Write Through ให้ผลของค่า Load Miss Ratio ใกล้เคียงกับการใช้โหมดการเขียนแบบ Write Back, ขนาดของบัฟเฟอร์ในหน่วย SHC (Store Hit Control) ซึ่งทำให้จำนวน "STALL" pipeline ต่ำที่สุดคือ 2 words, ขนาดของ FIFO ในหน่วย SMC (Store Miss Control) ที่เหมาะสมที่สุดคือ 4 doublewords และการทำงานเป็น Non-Blocking Load ช่วยลดจำนวนการเกิด "STALL" pipeline ได้ถึง 30%