| ชื่อเรื่อง | : | การออกแบบผังภูมิทดสอบตัวต้านทาน ที่เทคโนโลยี 0.8um CMOS |
| นักวิจัย | : | ชำนาญ ปัญญาใส , ธีรเชษฐ์ สูรพันธุ์ , อัมพร โพธิ์ใย |
| คำค้น | : | CMOS , integrated circuit , ซีมอส resistor , ตัวต้านทาน , วงจรรวม , ศูนย์เทคโนโลยีอิเล็กทรอนิกส์และคอมพิวเตอร์แห่งชาติ |
| หน่วยงาน | : | สำนักงานพัฒนาวิทยาศาสตร์และเทคโนโลยีแห่งชาติ |
| ผู้ร่วมงาน | : | - |
| ปีพิมพ์ | : | 2550 |
| อ้างอิง | : | http://www.nstda.or.th/thairesearch/node/10993 |
| ที่มา | : | - |
| ความเชี่ยวชาญ | : | - |
| ความสัมพันธ์ | : | - |
| ขอบเขตของเนื้อหา | : | - |
| บทคัดย่อ/คำอธิบาย | : | โครงงานนี้เป็นส่วนหนึ่งของโครงการพัฒนาวงจรทดสอบทางด้านอนาลอกสำหรับเทคโนโยีซีมอส TMEC 0.8 ไมครอน เพื่อใช้ทดสอบกระบวนการเจือสารของ TMEC รายงานนี้จะกล่าวถึงการออกแบบผังภูมิทดสอบตัวต้านทานแบบต่างๆ This work is a part of a project titled “Development of Analog Test Modules for TMEC 0.8um Process” which is a part of an ongoing effort to verify TMEC’s fabrication process. This report describes a layout design of resistor test structures. |
| บรรณานุกรม | : |
ชำนาญ ปัญญาใส , ธีรเชษฐ์ สูรพันธุ์ , อัมพร โพธิ์ใย . (2550). การออกแบบผังภูมิทดสอบตัวต้านทาน ที่เทคโนโลยี 0.8um CMOS.
ปทุมธานี : สำนักงานพัฒนาวิทยาศาสตร์และเทคโนโลยีแห่งชาติ. ชำนาญ ปัญญาใส , ธีรเชษฐ์ สูรพันธุ์ , อัมพร โพธิ์ใย . 2550. "การออกแบบผังภูมิทดสอบตัวต้านทาน ที่เทคโนโลยี 0.8um CMOS".
ปทุมธานี : สำนักงานพัฒนาวิทยาศาสตร์และเทคโนโลยีแห่งชาติ. ชำนาญ ปัญญาใส , ธีรเชษฐ์ สูรพันธุ์ , อัมพร โพธิ์ใย . "การออกแบบผังภูมิทดสอบตัวต้านทาน ที่เทคโนโลยี 0.8um CMOS."
ปทุมธานี : สำนักงานพัฒนาวิทยาศาสตร์และเทคโนโลยีแห่งชาติ, 2550. Print. ชำนาญ ปัญญาใส , ธีรเชษฐ์ สูรพันธุ์ , อัมพร โพธิ์ใย . การออกแบบผังภูมิทดสอบตัวต้านทาน ที่เทคโนโลยี 0.8um CMOS. ปทุมธานี : สำนักงานพัฒนาวิทยาศาสตร์และเทคโนโลยีแห่งชาติ; 2550.
|
ridm@nrct.go.th ระบบคลังข้อมูลงานวิจัยไทย รายการโปรดที่คุณเลือกไว้
